摘  要：描述一個基于0.6 μm CMOS工藝的、低功耗的13b，107樣品／s流水線模數(shù)轉(zhuǎn)換器(ADC)的設(shè)計。為了達到13b的轉(zhuǎn)換精度，在電路設(shè)計中采用了電容誤差平均技術(shù)；為了實現(xiàn)低功耗設(shè)計，在電路設(shè)計中綜合采用了運算放大器共享、輸入采樣保持放大器消去、按比例縮小和動態(tài)比較器等技術(shù)。在考慮工藝實現(xiàn)中的非理想因素的條件下，對ADC電路進行晶體管級Monte-Carlo仿真，當ADC以10MHz的采樣率對1MHz的正弦輸入信號進行采樣轉(zhuǎn)換時，在其輸出得到了82dB的非雜散動態(tài)范圍，并且此時ADC模擬部分的功耗僅為llmW。
關(guān)鍵詞：混合集成電路；模數(shù)轉(zhuǎn)換器；流水線；高精度；低功耗

    電子系統(tǒng)設(shè)計正在進入片上系統(tǒng)(SOC)階段，即在單個硅片上集成各種電路功能模塊，包括數(shù)字和模擬的模塊，以實現(xiàn)完整的系統(tǒng)功能。模數(shù)轉(zhuǎn)換器(ADC)作為數(shù)字電路和模擬電路之間的接口，是SOC設(shè)計中非常重要的單元電路。隨著應(yīng)用范圍的拓展和對系統(tǒng)性能指標要求的不斷提高，SOC設(shè)計對高精度高速且低功耗的ADC電路的需求日益迫切。在各種結(jié)構(gòu)的ADC電路中，流水線結(jié)構(gòu)ADC由于其串行子區(qū)轉(zhuǎn)換、并行工作的結(jié)構(gòu)特點，既能像全并行結(jié)構(gòu)ADC一樣能實現(xiàn)很高的轉(zhuǎn)換速度，又能像子區(qū)結(jié)構(gòu)ADC那樣以較少的電路元件實現(xiàn)較高的分辨率。顯然，對于高精度高速且低功耗的ADC電路來說，流水線結(jié)構(gòu)ADC是合適的選擇。
    以低功耗高精度模數(shù)轉(zhuǎn)換為研究目標，本文設(shè)計了一種低功耗13 b 107樣品／s CMOS流水線ADC。為了達到13b的精度，在流水線結(jié)構(gòu)中采用了無源電容誤差平均技術(shù)；為了盡可能地降低電路功耗，在設(shè)計中綜合采用了運算放大器(以下簡稱為運放)共享、輸入采樣保持放大器消去、按比例縮小和動態(tài)比較器等低功耗設(shè)計技術(shù)。

1 總體結(jié)構(gòu)
    考慮到要采用無源電容誤差平均技術(shù)來達到13b的精度，ADC電路采用了每級1．5 b的流水線轉(zhuǎn)換結(jié)構(gòu)。
    如圖1所示，ADC電路主要由前端轉(zhuǎn)換電路、轉(zhuǎn)換單元、后端8b ADC、時鐘電路、時序同步電路和輸出數(shù)字校正電路等電路模塊構(gòu)成。其中，前端轉(zhuǎn)換電路由一個1.5 b ADC和1.5b D／A控制邏輯電路構(gòu)成，用于對輸入信號進行1．5 b A／D轉(zhuǎn)換，并根
據(jù)轉(zhuǎn)換的結(jié)果合成開關(guān)控制信號xyx，提供給下一級轉(zhuǎn)換電路以實現(xiàn)其中的1．5 b D／A功能；轉(zhuǎn)換單元由兩個相鄰的電容誤差平均轉(zhuǎn)換級組合而成，并且這兩個轉(zhuǎn)換級共用一個運放；后端8 b ADC也采用了運放共享的每級1．5 b的流水線結(jié)構(gòu)，其電路
由7個1．5b轉(zhuǎn)換級和末端的1個比較器串聯(lián)而成，用于實現(xiàn)13b A／D轉(zhuǎn)換中的低8b A／D轉(zhuǎn)換功能;時鐘電路主要由模四計數(shù)器、四相不交疊發(fā)生電路、兩相不交疊發(fā)生電路等子電路構(gòu)成，為ADC電路中的其他電路模塊提供控制時鐘，包括為電容平均和運放共享轉(zhuǎn)換單元提供四相不交疊時鐘，和為后端8 b ADC提供兩相不交疊時鐘；時序同步電路由25個長度不等的移位寄存器構(gòu)成，使得各級電路轉(zhuǎn)換輸出在時序上同步；輸出數(shù)字校正電路由一個13b的串行數(shù)字加法器構(gòu)成，其作用是對時序同步后的各轉(zhuǎn)換級的轉(zhuǎn)換結(jié)果進行錯位相加，以去除25 b數(shù)字輸出中的冗余分辨率信息，并消除比較器失調(diào)和級間失調(diào)等原因引起的非線性誤差，最終輸出標準的13b二進制轉(zhuǎn)換結(jié)果。

    在以上描述的各電路模塊中，由前端轉(zhuǎn)換電路、兩個轉(zhuǎn)換單元、后端8b ADC所組成的流水線A／D轉(zhuǎn)換鏈，集中了ADC電路中的所有模擬電路，是整個ADC的核心部分，其對輸入信號的處理精度和速度決定了ADC的精度和速度指標，并且其功耗在ADC總功耗中占主要部分。結(jié)合圖1，為了達到13b的轉(zhuǎn)換精度，并且盡可能地降低功耗，流水線A／D轉(zhuǎn)換鏈在電路設(shè)計上有以下特點。
    1)對于對精度影響較大的前四級轉(zhuǎn)換級，采用四相工作的電容誤差平均轉(zhuǎn)換級，以校準級電路中工作電容的匹配誤差，而對于對精度影響較小的后八級轉(zhuǎn)換級，則采用傳統(tǒng)的兩相工作的轉(zhuǎn)換級，以放寬級電路的建立時間要求，降低其功耗。在這里，前四級電容誤差平均轉(zhuǎn)換級包含在兩個轉(zhuǎn)換單元中，后八級傳統(tǒng)流水線轉(zhuǎn)換級構(gòu)成了后端8b ADC單元。
    2)利用每級1．5b流水線結(jié)構(gòu)對比較器失調(diào)不敏感的特點，將傳統(tǒng)流水線A／D轉(zhuǎn)換鏈中的輸入采樣保持放大器(SHA)消去，由于輸入SHA在流水線A／D轉(zhuǎn)換鏈中處于第一級的位置，其噪聲和建立精度要求都最為苛刻，其功耗也最大，因此消去輸入SHA可有效地降低功耗。
    3)根據(jù)流水線結(jié)構(gòu)ADC中相鄰運放交替工作的特點，引入運放共享技術(shù)，使得每兩個相鄰轉(zhuǎn)換級共用一個運放，從而將流水線A／D轉(zhuǎn)換鏈中的運放數(shù)目減少至原來的一半，大大地降低了總的功耗。
    4)基于流水線結(jié)構(gòu)ADC中后端轉(zhuǎn)換級的誤差可被其前面各轉(zhuǎn)換級增益衰減的原理，采用按比例縮小技術(shù)，對流水線級電路的功耗進行逐級優(yōu)化。
    5)考慮到每級1．5b流水線結(jié)構(gòu)對比較器失調(diào)不敏感的特點，采用無靜態(tài)功耗的動態(tài)比較器，進一步優(yōu)化了功耗。

2 電路設(shè)計
    如圖l所示，轉(zhuǎn)換單元用在流水線A／D轉(zhuǎn)換鏈對輸入信號進行處理的第一級和第二級的位置上，其功耗和對信號處理的精度對ADC的總體性能影響最大。在電路設(shè)計上，每個轉(zhuǎn)換單元由兩個共享運放的電容誤差平均轉(zhuǎn)換級構(gòu)成，其中電容誤差平均減小了電容失配誤差，運放共享則降低了電路功耗。
    圖2給出了轉(zhuǎn)換單元的電路原理圖，為簡單起見，盡管實際設(shè)計為全差分電路，這里只給出了單端電路。在圖2所示的電原理圖中，運放、電容C1和C2，以及與C1和C2相連的開關(guān)構(gòu)成了第1個電容誤差平均轉(zhuǎn)換級的MDAC模塊；運放、電容C3和C4、以及與C3和C4相連的開關(guān)構(gòu)成了第2個電容誤差平均轉(zhuǎn)換級的MDAC模塊；比較器CMP1、CMP2和后接的邏輯電路構(gòu)成了1．5b A／D和D／A邏輯模塊，與運放一樣，它們也是為兩個電容誤差平均轉(zhuǎn)換級所共享。